GB/Z 43510-2023
基本信息
标准号： GB/Z 43510-2023
中文名称：集成电路TSV三维封装可靠性试验方法指南
标准类别：国家标准(GB)
英文名称：Integrated circuit TSV 3D packaging reliability test methods guideline
标准状态：现行
发布日期：2023-12-28
实施日期：2024-04-01
出版语种：简体中文
下载格式：.pdf .zip
下载大小：3263475
标准分类号
标准ICS号：电子学>>31.200集成电路、微电子学
中标分类号：电子元器件与信息技术>>微电路>>L55微电路综合
关联标准
出版信息
出版社：中国标准出版社
页数：12页
标准价格：29.0
相关单位信息
起草人：李锟、彭博、肖克来提、吴道伟、周斌、高见头、李文昌
起草单位：中国电子技术标准化研究院、电子科技大学、华进半导体封装先导技术研发中心有限公司、中国航天科技集团公司第九研究院第七七一研究所、工业和信息化部电子第五研究所、中国科学院微电子研究所、中国科学院半导体研究所
归口单位：全国半导体器件标准化技术委员会(SAC/TC 78)
提出单位：中华人民共和国工业和信息化部
发布部门：国家市场监督管理总局 国家标准化管理委员会
标准简介
本文件提供了硅通孔（TSV）三维封装的工艺开发验证用可靠性试验方法指南。
本文件适用于采用先通孔、中通孔以及后通孔三种工艺流程制造的TSV三维封装的工艺验证试验。
标准图片预览
标准内容
ICS31.200
CCSL55
中华人民共和国国家标准化指导性技术文件GB/Z43510—2023
集成电路TSV三维封装可靠性
试验方法指南
Integrated circuitTSV 3D packaging reliability test methods guideline2023-12-28发布
国家市场监督管理总局
国家标准化管理委员会
2024-04-01实施
本文件按照GB/T1.1一2020《标准化工作导则起草。
GB/Z43510—2023
第1部分：标准化文件的结构和起草规则》的规定请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别专利的责任。本文件由中华人民共和国工业和信息化部提出。本文件由全国半导体器件标准化技术委员会（SAC/TC78)归口。本文件起草单位：中国电子技术标准化研究院、电子科技大学、华进半导体封装先导技术研发中心有限公司、中国航天科技集团公司第九研究院第七七一研究所、工业和信息化部电子第五研究所、中国科学院微电子研究所、中国科学院半导体研究所，本文件主要起草人：李锟、彭博、肖克来提、吴道伟、周斌、高见头、李文昌。I
1范围
集成电路TSV三维封装可靠性
试验方法指南
本文件提供了硅通孔（TSV）三维封装的工艺开发验证用可靠性试验方法指南。GB/Z43510—2023
本文件适用于采用先通孔、中通孔以及后通孔三种工艺流程制造的TSV三维封装的工艺验证试验。
2规范性引用文件
下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款。其中，注日期的引用文件，仅该日期对应的版本适用于本文件；不注日期的引用文件，其最新版本（包括所有的修改单)适用于本文件。
GB/T4937.4半导体器件
机械和气候试验方法第4部分：强加速稳态湿热试验（HAST）1半导体器件机械和气候试验方法第11部分：快速温度变化双液槽法GB/T4937.11
GB/T4937.20
半导体器件机械和气候试验方法第20部分：塑封表面安装器件耐潮湿和焊接热综合影响
GB/T4937.23
半导体器件
机械和气候试验方法货
第23部分：高温工作寿命
GB/T4937.30
半导体器件机械和气候试验方法第30部分：非密封表面安装器件在可靠性试验前的预处理
GB/T4937.42
2半导体器件机械和气候试验方法第42部分：温湿度贮存GB/T12750半导体器件集成电路第11部分：半导体集成电路分规范（不包括混合电路）IEC60749-5半导体器件机械和气候试验方法第5部分：稳态温度湿度偏置寿命试验（Semiconductor devicesMechanical and climatic test methods—Part 5:Steady-state temperature humiditybias life test)
IEC60749-6半导体器件机械和气候试验方法第6部分：高温贮存（Semiconductordevices-Mechanical and climatictestmethods-Part6:Storage athightemperature)IEC60749-24半导体器件机械和气候试验方法第24部分：无偏置强加速稳态湿热试验(Semiconductordevices-Mechanical and climatictestmethods-Part24:Accelerated moistureresist-ance-UnbiasedHAST)下载标准就来标准下载网
IEC60749-29半导体器件机械和气候试验方法第29部分：锁试验（Semiconductordevices—Mechanical and climatic test methods—-Part 29: Latch-up test)IEC62374半导体器件栅极介电层的时间相关（电）介质击穿（TDDB)试验[SemiconductordevicesTimedependentdielectric breakdown(TDDB)test forgatedielectric filmsIEC62415半导体器件恒流电迁移试验（Semiconductordevices一Constantcurrentelectromigrationtest)
3术语和定义
下列术语和定义适用于本文件。1
GB/Z43510—2023
芯片-封装交互作用
chip-to-package interaction;CPI芯片与芯片或芯片与封装之间的应力产生的交互作用。3.2
叠层tier
芯片堆叠中每个独立的芯片层，3.3
凸点下金属
under-bumpmetal;UBM
位于凸点下和芯片间的金属化层。3.4
硅通孔through-siliconvia;TSv贯穿硅晶圆或芯片的垂直互连通路。3.5
先通孔via-first
先完成TSV的制作，再做有源芯片及互连，即TSV在晶圆前道工序（FEOL)之前制作。3.6
中通孔via-middle
先做有源器件，然后制作TSV，最后进行片内互连工艺，即TSV在FEOL后，晶圆后道工序(BEOL)前制作。
注：“中通孔”工艺有时被认为是“先通孔”工艺的一部分。3.7
后通孔via-last
先完成有源芯片和有源芯片片内互连层，最后制作TSV，即TSV在BEOL后制作。4TSV三维封装制造工艺
4.1概述
与传统单芯片封装结构相比，TSV三维封装至少包含了2层垂直堆叠的芯片层以及TSV结构，封装结构和系统复杂性更高（见图1）。TSV
4.2制造工艺
图1TSV三维封装示意图
TSV典型工艺流程主要包括：通孔刻蚀、通孔薄膜淀积（SiO，钝化层、阻挡层、种子层沉积）、通孔填充、化学机械抛光（CMP）等。其工艺流程依次为：首先使用光刻胶对待刻蚀区域进行标记，然后使用深反应离子刻蚀法（DRIE)在晶圆的一面刻蚀出盲孔；依次使用化学沉积（CVD)形成二氧化硅（SiO）2
GB/Z43510—2023
绝缘层，使用物理气相沉积（PVD)形成阻挡层和种子层：运用化学电镀在盲孔中填充金属导体，其导体种类通常为多晶硅、钨、铜等；最后通过化学机械抛光（CMP）和背面磨削法对晶圆（盲孔中电镀金属柱）进行减薄露出通孔的另一端完成制作。4.3减薄工艺
TSV三维封装一般需要将晶圆厚度减薄至100um以下，当减薄到50um以下时可能导致芯片或晶圆翘曲或破片。需要将TSV三维封装的晶圆进行临时键合，放在承载晶圆上。4.4三维键合和组装
TSV三维封装中芯片与芯片间的互连主要通过微凸点技术实现三维键合和组装工艺主要包括：芯片间键合、芯片再流焊、底部填充和固化、散热处理、模塑或包封。5TSV三维封装失效因素及失效模式5.1TSV工艺问题
TSV是在晶圆上开孔，其工艺问题主要有：a)
通孔形状和锥度的可控性：
绝缘层、阻挡层和种子层的保形性淀积和足够的黏附性；导电材料无空洞填充；
d）去除TSV边缘处淀积的多余金属。对于先通孔，TSV或TSV制造过程中会引入残余应力可能影响后续工艺的可靠性。对于中通孔和后通孔，TSV制造过程可能会损坏或改变芯片的结构。SAc5.2CPI应力
芯片经键合、包封形成一个功能组件，此过程所用的工艺和材料会产生CPI应力。其中，所涉各工艺步骤的实时温度差异以及所涉各材料的材料特性如热膨胀系数（CTE）失配，均会导致芯片上产生机械应力，而两者之间的共同作用，将会进一步加剧应力的产生。材料CTE差异越大，不匹配越明显；芯片尺寸越天，CTE失配导致的应力也会越天此外，工艺缺陷，如芯片裂纹或芯片背面缺陷，会成为CPI失效的诱发因素。材料缺陷，如导热胶中颗粒，会成为应力集中点导致CPI失效。材料之间的相互作用，如合金或金属间化合物的形成，会引起体积的变化，从而使应力集中。芯片中低介质常数（k)介质材料具有较弱的机械性能，容易与其他材料形成较弱的界面。芯片在基板上再流焊时，不适当的冷却速度会导致CPI失效。非均匀的焊料凸点凝固，特别是在无铅倒装芯片上更容易使CTE应力集中。在TSV三维封装中，键合和组装工艺随着叠层的增加而重复进行，从而使热和机械缺陷增加。此外，TSV三维封装中芯片厚度远低于传统的芯片，更脆弱、更易开裂。5.3热应力
在TSV制作过程中，TSV和晶圆经历多次热循环，最后的退火和冷却过程会给整个TSV三维封装结构带来巨大的温度负载。由于金属材料尤其是铜（Cu）和晶圆热膨胀系数（CTE）的不匹配，从而影响热载流子迁移率、器件性能和可靠性，5.4TSV三维封装的失效模式
除CPI失效外，TSV三维封装的失效主要有以下五种。3
GB/Z43510—2023
TSV的绝缘层不连续或有缺陷。这会使TSV导体与芯片之间发生漏电，或者TSV和地之间的短路导致功能异常。
通孔中存在空洞。空洞会随时间推移而增天，从而导致开路。c）TSV三维封装中芯片的翘曲，会导致TSV结构发生破裂、引入额外的应力，使得焊点易受损或断裂。
d）TSV三维封装中芯片的不平整。当采用金属与金属结合的方法互连时（焊点与焊点之间的连接），如果芯片的表面或底面不平整，在键合过程中，从而发生不完整的键合或脱键，该芯片和其他芯片的连接可能会出现开路。通孔中导电材料与硅基体热失配。在制备过程中的回流工艺温度下以及使用过程中的温度循e)
环过程中，均会发生TSV填充金属胀出的情况，这种胀出一方面挤压周围结构造成失效，另方面会拉扯TSV界面结构导致界面开裂，这将引起TSV叠层电互连性能失效。6可靠性试验程序
6.1试验方案
根据TSV三维封装产品、工艺的实际情况，TSV三维封装生产商编制试验方案，确定采用的试验方法、试验条件、抽样数、失效判据，以及需关注的特定失效模式6.2试验样品
试验样品可以选择晶圆或已封装产品。当TSV是在晶圆级形成并能进行晶圆级试验时，可采用芯片级的试验结构进行试验。其他芯片级的试验结构只有在芯片组装成三维封装产品后才可进行试验，对于已封装样品，宜首先按照GB/T4937.20确定潮湿敏感等级（MSL），然后按照GB/T4937.3C进行预处理。
为了评估TSV三维封装工艺的一致性和稳定性，试验样品宜由多批次的晶圆、凸点、基板、底部填充料以及已封装产品组成。相关鉴定试验程序可按GB/T12750或其他相关适用文件的规定。试验样品宜具备6.3中推荐的试验结构。如果没有，也可使用实际器件。如果实际器件对失效模式不够敏感，则会影响失效问题的分析。可靠性试验所用的试验结构宜根据下列情况选择：a）与预期用途的相关性；
b）易于分析；
能激发应力条件下待研究的主要失效机理。c）育
6.3试验结构
根据第5章中TSV的主要失效模式，TSV三维封装需要单独设计一套试验结构来评估新特性、新工艺和可靠性，验证TSV三维封装的工艺可靠性。这些试验结构将设计成不同形状，其试验也会不同，这取决于TSV是先通孔、中通孔，还是后通孔。单个试验结构宜被设计在TSV三维封装中多个位置。表1给出了TSV三维封装的试验结构及其对应的失效模式和推荐进行的可靠性试验，在可靠性试验后宜对试验样品进行超声扫描、X射线、光学检查和电测试等。超声扫描、X射线和光学检查用于检测试验样品内部的裂纹和分层；电测试一般测试样品的电阻变化，除另有规定外，失效判据为实际产品电阻的变化量增加20%。
TSV三维封装生产商可以参考设计有针对性的试验结构验证工艺可靠性。4
试验结构
1.TSV链状和蛇形
排列结构
2.角部传感结构
3.周边线结构
4.用于机械性能评估
芯片间互连的缝合
链结构
5.芯片间互连的电迁
移和应力迁移的测
试结构，包括TSV
6.离TSV不同距离
的传统Si器件可靠
性结构
7.用于空洞（SV）的
测试结构
8.用于时间相关（电）
介质击穿（TDDB)的
测试结构
9.热测试结构
10.静电放电（ESD）
和闫锁(LU)结构
表1TSV三维封装试验结构类型及可靠性试验失效模式
体硅漏电；
金属界面分层；
腐蚀、挤出；
分层、裂纹；
界面分层；
互连电阻增大/开路；
芯片开裂；
角部分层；
划片引入的损伤
划片引人的损伤；
边缘/角部、周边线的
芯片开裂；
凸点电阻增大/开路；
凸点/最外层的孔状
缺陷；
UBM侧蚀；
芯片角裂；
与基板接触不良
互连和绝缘退化，界面污
染或边缘性；
TSV完整性
FET特性漂移或磨损机
制，存储单元保持能力的
电阻漂移或出现开路
检查热点
晶圆减薄的影响，由于背
面RDL，研究工艺诱导
可靠性试验
吸潮预处理（按GB/T4937.30的规定）；温度快速变化（按GB/T4937.11的规定）；GB/Z43510—2023
可靠性试验后的测试
开短路测试
温度湿度偏置（按IEC60749-5的规定）/强加速稳态湿热（HAST)（按GB/T4937.4的规定)；
高温贮存（按IEC60749-6的规定）吸潮预处理（按GB/T4937.30的规定）；温度快速变化（按GB/T4937.11的规定）温度快速变化（按GB/T4937.11的规定）；温度湿度偏置（按IEC60749-5的规定）；非偏置强加速稳态湿热（uHAST）（按IEC60749-24的规定）；
高温贮存（按IEC60749-6的规定）吸潮预处理（按GB/T4937.30的规定）；温度快速变化（按GB/T4937.11的规定）；高温贮存（按IEC60749-6的规定）；电流/温度应力（按相关文件的规定）电迁移（EM)试验（按IEC62415的规定）FET特性，栅氧完整性（GOI)，热载流子（HCI)（按相关文件的规定）
高温烘焙（按GB/T4937.42的规定）TDDB试验（按IEC62374的规定）高温暴露(按相关文件的规定)；加电试验（按GB/T4937.23的规定）减薄芯片与正常芯片的ESD、LU性能比较（按IEC60749-29的规定）
超声扫描
光学检查
电测试（开路）
超声扫描
光学检查
电测试(开路）
超声扫描
光学检查
电测试(开路）
超声扫描（方法宜
覆盖失效结构）
电测试(开路）
X射线
远离TSV测试结
构进行电测试
远离TSV测试结
构进行电测试
远离TSV测试结
构进行电测试
IR照相
封装级门锁试验
和功能测试
GB/Z43510—2023
试验数据
对试验过程中产生的试验数据可通过间隔测量或现场连续监测得到。如果不能实现原位连续监测，宜采取一种能解决每个测试模式中低电阻变化的测试方法，例如四点探针法。在原位间隔试验中，测量电阻变化可及时发现失效。6.5
失效分析
当试验样品产生失效时，可开展失效分析，用于失效点定位和确认失效机理。常用的失效分析方法包括但不限于：横截面、染料渗透、扫描电镜（SEM)、能量色散X射线（EDX）、离子束刻蚀（FIB）减薄分析、声学显微镜（AM）、二维和三维X射线、时域反射仪（TDR）、侧视图光学显微镜、表面变形分析的仪器，例如白光干涉仪。
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CCSL55
中华人民共和国国家标准化指导性技术文件GB/Z43510—2023
集成电路TSV三维封装可靠性
试验方法指南
Integrated circuitTSV 3D packaging reliability test methods guideline2023-12-28发布
国家市场监督管理总局
国家标准化管理委员会
2024-04-01实施
本文件按照GB/T1.1一2020《标准化工作导则起草。
GB/Z43510—2023
第1部分：标准化文件的结构和起草规则》的规定请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别专利的责任。本文件由中华人民共和国工业和信息化部提出。本文件由全国半导体器件标准化技术委员会（SAC/TC78)归口。本文件起草单位：中国电子技术标准化研究院、电子科技大学、华进半导体封装先导技术研发中心有限公司、中国航天科技集团公司第九研究院第七七一研究所、工业和信息化部电子第五研究所、中国科学院微电子研究所、中国科学院半导体研究所，本文件主要起草人：李锟、彭博、肖克来提、吴道伟、周斌、高见头、李文昌。I
1范围
集成电路TSV三维封装可靠性
试验方法指南
本文件提供了硅通孔（TSV）三维封装的工艺开发验证用可靠性试验方法指南。GB/Z43510—2023
本文件适用于采用先通孔、中通孔以及后通孔三种工艺流程制造的TSV三维封装的工艺验证试验。
2规范性引用文件
下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款。其中，注日期的引用文件，仅该日期对应的版本适用于本文件；不注日期的引用文件，其最新版本（包括所有的修改单)适用于本文件。
GB/T4937.4半导体器件
机械和气候试验方法第4部分：强加速稳态湿热试验（HAST）1半导体器件机械和气候试验方法第11部分：快速温度变化双液槽法GB/T4937.11
GB/T4937.20
半导体器件机械和气候试验方法第20部分：塑封表面安装器件耐潮湿和焊接热综合影响
GB/T4937.23
半导体器件
机械和气候试验方法货
第23部分：高温工作寿命
GB/T4937.30
半导体器件机械和气候试验方法第30部分：非密封表面安装器件在可靠性试验前的预处理
GB/T4937.42
2半导体器件机械和气候试验方法第42部分：温湿度贮存GB/T12750半导体器件集成电路第11部分：半导体集成电路分规范（不包括混合电路）IEC60749-5半导体器件机械和气候试验方法第5部分：稳态温度湿度偏置寿命试验（Semiconductor devicesMechanical and climatic test methods—Part 5:Steady-state temperature humiditybias life test)
IEC60749-6半导体器件机械和气候试验方法第6部分：高温贮存（Semiconductordevices-Mechanical and climatictestmethods-Part6:Storage athightemperature)IEC60749-24半导体器件机械和气候试验方法第24部分：无偏置强加速稳态湿热试验(Semiconductordevices-Mechanical and climatictestmethods-Part24:Accelerated moistureresist-ance-UnbiasedHAST)下载标准就来标准下载网
IEC60749-29半导体器件机械和气候试验方法第29部分：锁试验（Semiconductordevices—Mechanical and climatic test methods—-Part 29: Latch-up test)IEC62374半导体器件栅极介电层的时间相关（电）介质击穿（TDDB)试验[SemiconductordevicesTimedependentdielectric breakdown(TDDB)test forgatedielectric filmsIEC62415半导体器件恒流电迁移试验（Semiconductordevices一Constantcurrentelectromigrationtest)
3术语和定义
下列术语和定义适用于本文件。1
GB/Z43510—2023
芯片-封装交互作用
chip-to-package interaction;CPI芯片与芯片或芯片与封装之间的应力产生的交互作用。3.2
叠层tier
芯片堆叠中每个独立的芯片层，3.3
凸点下金属
under-bumpmetal;UBM
位于凸点下和芯片间的金属化层。3.4
硅通孔through-siliconvia;TSv贯穿硅晶圆或芯片的垂直互连通路。3.5
先通孔via-first
先完成TSV的制作，再做有源芯片及互连，即TSV在晶圆前道工序（FEOL)之前制作。3.6
中通孔via-middle
先做有源器件，然后制作TSV，最后进行片内互连工艺，即TSV在FEOL后，晶圆后道工序(BEOL)前制作。
注：“中通孔”工艺有时被认为是“先通孔”工艺的一部分。3.7
后通孔via-last
先完成有源芯片和有源芯片片内互连层，最后制作TSV，即TSV在BEOL后制作。4TSV三维封装制造工艺
4.1概述
与传统单芯片封装结构相比，TSV三维封装至少包含了2层垂直堆叠的芯片层以及TSV结构，封装结构和系统复杂性更高（见图1）。TSV
4.2制造工艺
图1TSV三维封装示意图
TSV典型工艺流程主要包括：通孔刻蚀、通孔薄膜淀积（SiO，钝化层、阻挡层、种子层沉积）、通孔填充、化学机械抛光（CMP）等。其工艺流程依次为：首先使用光刻胶对待刻蚀区域进行标记，然后使用深反应离子刻蚀法（DRIE)在晶圆的一面刻蚀出盲孔；依次使用化学沉积（CVD)形成二氧化硅（SiO）2
GB/Z43510—2023
绝缘层，使用物理气相沉积（PVD)形成阻挡层和种子层：运用化学电镀在盲孔中填充金属导体，其导体种类通常为多晶硅、钨、铜等；最后通过化学机械抛光（CMP）和背面磨削法对晶圆（盲孔中电镀金属柱）进行减薄露出通孔的另一端完成制作。4.3减薄工艺
TSV三维封装一般需要将晶圆厚度减薄至100um以下，当减薄到50um以下时可能导致芯片或晶圆翘曲或破片。需要将TSV三维封装的晶圆进行临时键合，放在承载晶圆上。4.4三维键合和组装
TSV三维封装中芯片与芯片间的互连主要通过微凸点技术实现三维键合和组装工艺主要包括：芯片间键合、芯片再流焊、底部填充和固化、散热处理、模塑或包封。5TSV三维封装失效因素及失效模式5.1TSV工艺问题
TSV是在晶圆上开孔，其工艺问题主要有：a)
通孔形状和锥度的可控性：
绝缘层、阻挡层和种子层的保形性淀积和足够的黏附性；导电材料无空洞填充；
d）去除TSV边缘处淀积的多余金属。对于先通孔，TSV或TSV制造过程中会引入残余应力可能影响后续工艺的可靠性。对于中通孔和后通孔，TSV制造过程可能会损坏或改变芯片的结构。SAc5.2CPI应力
芯片经键合、包封形成一个功能组件，此过程所用的工艺和材料会产生CPI应力。其中，所涉各工艺步骤的实时温度差异以及所涉各材料的材料特性如热膨胀系数（CTE）失配，均会导致芯片上产生机械应力，而两者之间的共同作用，将会进一步加剧应力的产生。材料CTE差异越大，不匹配越明显；芯片尺寸越天，CTE失配导致的应力也会越天此外，工艺缺陷，如芯片裂纹或芯片背面缺陷，会成为CPI失效的诱发因素。材料缺陷，如导热胶中颗粒，会成为应力集中点导致CPI失效。材料之间的相互作用，如合金或金属间化合物的形成，会引起体积的变化，从而使应力集中。芯片中低介质常数（k)介质材料具有较弱的机械性能，容易与其他材料形成较弱的界面。芯片在基板上再流焊时，不适当的冷却速度会导致CPI失效。非均匀的焊料凸点凝固，特别是在无铅倒装芯片上更容易使CTE应力集中。在TSV三维封装中，键合和组装工艺随着叠层的增加而重复进行，从而使热和机械缺陷增加。此外，TSV三维封装中芯片厚度远低于传统的芯片，更脆弱、更易开裂。5.3热应力
在TSV制作过程中，TSV和晶圆经历多次热循环，最后的退火和冷却过程会给整个TSV三维封装结构带来巨大的温度负载。由于金属材料尤其是铜（Cu）和晶圆热膨胀系数（CTE）的不匹配，从而影响热载流子迁移率、器件性能和可靠性，5.4TSV三维封装的失效模式
除CPI失效外，TSV三维封装的失效主要有以下五种。3
GB/Z43510—2023
TSV的绝缘层不连续或有缺陷。这会使TSV导体与芯片之间发生漏电，或者TSV和地之间的短路导致功能异常。
通孔中存在空洞。空洞会随时间推移而增天，从而导致开路。c）TSV三维封装中芯片的翘曲，会导致TSV结构发生破裂、引入额外的应力，使得焊点易受损或断裂。
d）TSV三维封装中芯片的不平整。当采用金属与金属结合的方法互连时（焊点与焊点之间的连接），如果芯片的表面或底面不平整，在键合过程中，从而发生不完整的键合或脱键，该芯片和其他芯片的连接可能会出现开路。通孔中导电材料与硅基体热失配。在制备过程中的回流工艺温度下以及使用过程中的温度循e)
环过程中，均会发生TSV填充金属胀出的情况，这种胀出一方面挤压周围结构造成失效，另方面会拉扯TSV界面结构导致界面开裂，这将引起TSV叠层电互连性能失效。6可靠性试验程序
6.1试验方案
根据TSV三维封装产品、工艺的实际情况，TSV三维封装生产商编制试验方案，确定采用的试验方法、试验条件、抽样数、失效判据，以及需关注的特定失效模式6.2试验样品
试验样品可以选择晶圆或已封装产品。当TSV是在晶圆级形成并能进行晶圆级试验时，可采用芯片级的试验结构进行试验。其他芯片级的试验结构只有在芯片组装成三维封装产品后才可进行试验，对于已封装样品，宜首先按照GB/T4937.20确定潮湿敏感等级（MSL），然后按照GB/T4937.3C进行预处理。
为了评估TSV三维封装工艺的一致性和稳定性，试验样品宜由多批次的晶圆、凸点、基板、底部填充料以及已封装产品组成。相关鉴定试验程序可按GB/T12750或其他相关适用文件的规定。试验样品宜具备6.3中推荐的试验结构。如果没有，也可使用实际器件。如果实际器件对失效模式不够敏感，则会影响失效问题的分析。可靠性试验所用的试验结构宜根据下列情况选择：a）与预期用途的相关性；
b）易于分析；
能激发应力条件下待研究的主要失效机理。c）育
6.3试验结构
根据第5章中TSV的主要失效模式，TSV三维封装需要单独设计一套试验结构来评估新特性、新工艺和可靠性，验证TSV三维封装的工艺可靠性。这些试验结构将设计成不同形状，其试验也会不同，这取决于TSV是先通孔、中通孔，还是后通孔。单个试验结构宜被设计在TSV三维封装中多个位置。表1给出了TSV三维封装的试验结构及其对应的失效模式和推荐进行的可靠性试验，在可靠性试验后宜对试验样品进行超声扫描、X射线、光学检查和电测试等。超声扫描、X射线和光学检查用于检测试验样品内部的裂纹和分层；电测试一般测试样品的电阻变化，除另有规定外，失效判据为实际产品电阻的变化量增加20%。
TSV三维封装生产商可以参考设计有针对性的试验结构验证工艺可靠性。4
试验结构
1.TSV链状和蛇形
排列结构
2.角部传感结构
3.周边线结构
4.用于机械性能评估
芯片间互连的缝合
链结构
5.芯片间互连的电迁
移和应力迁移的测
试结构，包括TSV
6.离TSV不同距离
的传统Si器件可靠
性结构
7.用于空洞（SV）的
测试结构
8.用于时间相关（电）
介质击穿（TDDB)的
测试结构
9.热测试结构
10.静电放电（ESD）
和闫锁(LU)结构
表1TSV三维封装试验结构类型及可靠性试验失效模式
体硅漏电；
金属界面分层；
腐蚀、挤出；
分层、裂纹；
界面分层；
互连电阻增大/开路；
芯片开裂；
角部分层；
划片引入的损伤
划片引人的损伤；
边缘/角部、周边线的
芯片开裂；
凸点电阻增大/开路；
凸点/最外层的孔状
缺陷；
UBM侧蚀；
芯片角裂；
与基板接触不良
互连和绝缘退化，界面污
染或边缘性；
TSV完整性
FET特性漂移或磨损机
制，存储单元保持能力的
电阻漂移或出现开路
检查热点
晶圆减薄的影响，由于背
面RDL，研究工艺诱导
可靠性试验
吸潮预处理（按GB/T4937.30的规定）；温度快速变化（按GB/T4937.11的规定）；GB/Z43510—2023
可靠性试验后的测试
开短路测试
温度湿度偏置（按IEC60749-5的规定）/强加速稳态湿热（HAST)（按GB/T4937.4的规定)；
高温贮存（按IEC60749-6的规定）吸潮预处理（按GB/T4937.30的规定）；温度快速变化（按GB/T4937.11的规定）温度快速变化（按GB/T4937.11的规定）；温度湿度偏置（按IEC60749-5的规定）；非偏置强加速稳态湿热（uHAST）（按IEC60749-24的规定）；
高温贮存（按IEC60749-6的规定）吸潮预处理（按GB/T4937.30的规定）；温度快速变化（按GB/T4937.11的规定）；高温贮存（按IEC60749-6的规定）；电流/温度应力（按相关文件的规定）电迁移（EM)试验（按IEC62415的规定）FET特性，栅氧完整性（GOI)，热载流子（HCI)（按相关文件的规定）
高温烘焙（按GB/T4937.42的规定）TDDB试验（按IEC62374的规定）高温暴露(按相关文件的规定)；加电试验（按GB/T4937.23的规定）减薄芯片与正常芯片的ESD、LU性能比较（按IEC60749-29的规定）
超声扫描
光学检查
电测试（开路）
超声扫描
光学检查
电测试(开路）
超声扫描
光学检查
电测试(开路）
超声扫描（方法宜
覆盖失效结构）
电测试(开路）
X射线
远离TSV测试结
构进行电测试
远离TSV测试结
构进行电测试
远离TSV测试结
构进行电测试
IR照相
封装级门锁试验
和功能测试
GB/Z43510—2023
试验数据
对试验过程中产生的试验数据可通过间隔测量或现场连续监测得到。如果不能实现原位连续监测，宜采取一种能解决每个测试模式中低电阻变化的测试方法，例如四点探针法。在原位间隔试验中，测量电阻变化可及时发现失效。6.5
失效分析
当试验样品产生失效时，可开展失效分析，用于失效点定位和确认失效机理。常用的失效分析方法包括但不限于：横截面、染料渗透、扫描电镜（SEM)、能量色散X射线（EDX）、离子束刻蚀（FIB）减薄分析、声学显微镜（AM）、二维和三维X射线、时域反射仪（TDR）、侧视图光学显微镜、表面变形分析的仪器，例如白光干涉仪。
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